本文是关于如何分析UVM概念中的自上而下阶段。边肖觉得很实用，所以分享给大家学习。希望你看完这篇文章能有所收获。让我们和边肖一起看看。
在研究UVM的相机制时，我们知道build phase和final phase是topdown phase(function phase).
其他阶段为bottomup phase(func)，即任务阶段。
我们先来看看uvm相位机制的层次结构。
从上图可以看出，完整的相位机制可以分为三种类型的相位：
uvm_topdown_phase
uvm_bottomup_phase
uvm_task_phase
所有这些阶段的类别定义如下：
virtualclassuvm _ top down _ phaseextendsuvm _ phaseclass suvm _ build _ phaseextendsuvm _ top down _ phase
同样，对uvm_bottomup_phase来说
虚拟类uvm_bottomup_phase扩展了uvm_phase
所以，为什么build phase和final phase是top down呢？
通常，当我们构建uvm测试平台时，如果我们查看层次结构，我们会发现顶层的uvm_top，这是测试平台的静态组件。
如下面的代码片段所示：
modulevm _ top()；//dut instance//interface instance//clockgenerationinitializable gin//virtuinterface instance..run _ test()；依赖模块
因此，当从顶层调用run_test时，它将启动uvm阶段机制，即依次执行测试平台的testclass、environment类和agent类的build phase。
final phase也是自上而下的阶段。功能阶段的其余部分是自下而上的阶段，例如connect phase,它用于组件之间的TLM互连，通常需要向上移动层次结构。
以上就是如何分析UVM概念中的自上而下阶段。边肖认为，一些知识点可能会在我们的日常工作中看到或使用。我希望你能通过这篇文章学到更多的知识。更多详情请关注行业信息渠道。
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